这篇文章介绍了作者开发低延迟10G以太网FPGA核心的个人项目，旨在探索低延迟FPGA设计、高速以太网及相关工具技术。该设计实现了低于60纳秒的环回延迟，性能接近商业产品。这是系列文章的第一篇，后续将涵盖设计概述、验证、低延迟技术等内容。

设计低延迟10G以太网核心 - 第一篇（引言）

本文是系列博客的第一篇，作者分享了为FPGA开发低延迟10G以太网核心的经验。该项目旨在提升个人在低延迟FPGA设计和高速以太网方面的专业技能，并探索可用于全职工作的工具和技术。该设计的环回延迟低于60纳秒，与商业产品相当。

文章重点介绍了与“标准”设计不同的方面，包括： - 使用cocotb和pyuvm进行验证 - 降低数据包处理延迟的技术 - 对商用低延迟和“超”低延迟核心的分析 - 延迟测量结果与比较 - 其他未实施的技术

对于不熟悉以太网第1/2层的读者，作者推荐了以下资源： - 10G以太网第1层概述 - YouTube - The Big MAC Mystery - IEEE以太网标准 - 64B/66B概述

下一篇：设计概述与验证

这篇评论主要围绕高频FPGA交易设计展开讨论，呈现了三个不同视角：

1. 对高频FPGA设计的兴趣

• Neywiny认为高频FPGA交易设计很有趣，特别是能接触大容量外部存储等高端配置 "It seems fun to be a high frequency FPGA trader designer...don't get to play with stuff like gigs of external SRAM" "做高频FPGA交易设计师看起来很有趣...我用的FPGA功耗都很低，没机会接触千兆级外部SRAM这些"

2. 对延迟性能的讨论

• userbinator指出当前60ns延迟仍有提升空间，举例以太网交换机可达4ns延迟 "There are some Ethernet switches with 4ns latency...still an order of magnitude of improvement" "有些以太网交换机延迟仅4ns...仍有数量级的改进空间"

3. 对从业者的关注

• throwaway2037通过LinkedIn发现作者是Jane Street的超低延迟网络FPGA工程师 "FPGA engineer with a focus on ultra-low latency networking at Jane Street" "Jane Street专注超低延迟网络的FPGA工程师"